B-HDL : Conception sûre de circuit

Jean-Louis Boulanger, Université de Technologie de Compiègne, laboratoire HEUDIASYC
Georges Mariano, INRETS, France

Résumé:

B-HDL (http://www.hds.utc.fr/bhdl/) est un projet qui vise à permettre la conception sûre de circuit au travers d'un couplage entre la méthode B et le langage VHDL. Il existe de nombreux environnements permettant de manipuler des modèles VHDL, mais notre approche vise a apporter un complément au travers de la notion de preuve de propriété (Safety, Liveness, ..). Ce couplage est réalisé au travers d'un processus de traduction, en cours d'outillage qui permet de traduire un modèle VHDL en un modèle B. Ces travaux sont réalisés par l'UTC-Heudiasyc (Univ. de Technologie de Compiègne, le LIFL (Univ. de Lille) et l'ESTAS (INRETS)

Dernières modifications le : 21 juin 2003